距离流片还有两周

摘要

本文记录了作者参与Tiny Tapeout免费实验性shuttle的ASIC设计经历。在仅剩10天的极限时间内，作者独自完成了两个核心设计：用于硅片调试的JTAG TAP组件，以及作为"被测设计"的脉动阵列矩阵乘法加速器。文章展现了从架构设计、RTL编写、仿真验证到物理实现的完整tapeout流程，是一篇兼具技术深度与幽默感的硬件开发实战记录。

内容框架与概述

文章以自嘲式的幽默开篇，调侃当下AI加速器的热潮，但坦承自己的初衷其实是设计"不那么性感"的芯片调试基础设施（JTAG），而脉动阵列加速器只是作为测试载体后来加入的。作者随后介绍了Tiny Tapeout实验性shuttle的背景——这是针对新工艺节点和流程的测试平台，参与者需有既往tapeout经验，且提交免费但芯片功能不保证。

文章核心部分展示了作者的项目路线图：从最初的架构构思，到RTL设计与仿真调试，再到物理实现阶段面对时序和面积的挑战。作者坦言实际可用时间只有10天（前4天用于恢复和"技术方向决策"），并以Git分支图的形式可视化了firmware、emulation、implementation、design、simulation、architecture等并行工作流的交织与汇聚。

整篇文章风格轻松但内容扎实，既是技术博客也是开发日志，真实呈现了独立硬件开发者在极限压力下的工作状态和心路历程。

核心概念及解读

Tiny Tapeout Experimental Shuttle：一种用于测试新工艺节点的实验性芯片流片计划，面向有经验的设计者免费开放。由于工具链不够稳定且芯片间隔离度较低，参与者需接受芯片可能无法正常工作的风险，但换来的是免费的芯片面积。

JTAG TAP（测试访问端口）：一种业界标准的芯片调试接口，作者将其作为核心设计目标，目的是在芯片回来后能够有可靠的调试入口。作者计划在未来所有tapeout中复用这一经过验证的设计。

Systolic Array（脉动阵列）：AI推理加速器的核心计算单元，用于执行矩阵-矩阵乘法运算。在本项目中，它被定位为JTAG的"被测设计"，体现了作者务实的设计哲学。

GF180nm PDK：GlobalFoundries提供的180纳米工艺设计套件，作为本次实验性shuttle的目标工艺，相对成熟但仍需验证新的设计流程。

原文信息

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